IC Design: 从28纳米转向16/14纳米工艺对物理实现流程的影响

Physical Implementation Aug 30, 2016 4:35:41 PM

Aug 30, 2016 4:35:41 PM


简介

据咨询公司Gartner的报告,对于14纳米的芯片,其集成电路(IC)的平均设计成本约为8000万美元;而对于28纳米的平面型器件,其集成电路的平均设计成本则为3000万美元。尽管许多厂商仍停留在28纳米的水平上,但那些巨头们已经在转向尺寸更小的技术节点,而占据领先地位的研发团队正在力求攻克7纳米的水平。在本博客中,我们将一睹设计师从28纳米转向16/14纳米技术节点时面临的真实情况和挑战,以及这些情况和挑战对物理实现流程的影响。

挑战

双模式 DP (Double Patterning)

20纳米以下节点的特性太小,以至于再也无法减轻衍射效应。之所以存在衍射效应,是因为光刻步骤期间采用了相对较大的光波长(193纳米),为此就得采用双模式掩膜技术。这种技术能将准确度提高到所需的程度,从而既形成较小的特性,又得以继续使用大节点(大于30纳米)所用的光刻技术。波长为13.5纳米的极紫外(EUV)等先进光刻技术还无法用于大批量生产。

DP对后端流程的影响有:

 

  • 需要使用DP感知型布局工具和电子设计自动化(EDA)布线工具;

  • 需要为设计规则检查(DRC)添加了额外的规则;

  • 需要使用可充分描述和标注这些新错误的各种DRC工具;

使用两块掩膜板还会产生一种副作用。这些掩膜板之间的对准误差需要为提取寄生参数与静态时序分析留出余量。

DP对生产的影响是增加了生产的成本和时间,并要使用两倍的掩膜板/分划板(与不使用DP的28纳米工艺相比)。

什么是DP?

随着技术节点继续变小,相关版图正变得越来越密集,从而使单次曝光失去作用。利用光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch)DP技术,人们可将密集版图分割为两块版图不那么密集的掩膜板。接着铸造厂会通过两种单独的曝光工艺形成两种较粗糙的图样,然后将它们在实际晶圆上重叠成更精细的单一图像。

Double_PATTERNING.png 图1:LELE DP版图的分解(教学图)

 

LELE DP是最为常用的技术,不过还有另外两种方案:光刻-冻结-光刻-蚀刻(Litho-Freeze-Litho-Etch)和自对准双模式(Self-Aligned Double Patterning)。关于这两者的更多信息请参见以下链接。

您可阅读更多关于多模式的详细介绍(教学用),观看解释多模式的视频

 

短沟道效应(SCE)(Short Channel Effects)

SCE导致平面型场效应晶体管(FET)在16/14纳米上的静电控制效果不佳,因此16/14纳米的节点无法采用此类晶体管。

什么是SCE?

简单来说,SCE是指较小的平面型FET(小于20纳米)泄漏电流较大,且栅极控制效果不佳(即是说关断电流很大,并很难将其关闭)。引起这些效应的是漏场感应势垒下降效应(Drain Induced Barrier Lowering)和深亚沟道电流——如果与栅极相距太远,就将无法控制此类电流(见图2)。

 

bulk_CMOS_Transistor.png drain_current.png

图2:块体CMOS晶体管(EDN网络)     图3:源漏距离减小,漏极电流 VS 栅极电压

图3展示了源漏距离减小如何降低阈值电压,同时增加关断电流,导致场效应管(FET)无法关闭。

DIBL (Drain-Induced Barrier Lowering)

漏场感应势垒下降效应(DIBL)是金属氧化物半导体场效应晶体管(MOSFET)中的一种短沟道效应,是指晶体管的阈值电压随着漏极电压的增大而减小。对拥有长沟道的经典场效应晶体管来说,其阈值电压与漏极电压无关,这是因为形成沟道的瓶颈与漏极触点相距甚远,这使该触点能够免受静电的影响(不论漏极电压多大都是如此)。而短沟道器件的情况则有所不同,其漏极会因太过靠近而关断沟道,从而使漏极电压能打开瓶颈,并过早启动晶体管。

SCE存在于60纳米以下的节点中,并会在20纳米以下的节点中达到难以忽略其影响的程度。出于这一缘故,人们不得不在16/14纳米上的节点上采用不同的工艺。在解决该问题方面,半导体行业似乎分裂成了两大阵营:一方采用鳍式场效应晶体管(FinFET),另一方采用全耗尽型绝缘层上硅(FD-SOI)技术。

尽管FinFET和SOI都实现了消除SCE的最终目标,但它们的制作工艺却截然不同。

与平面型FET相比,FinFET可谓是一种面目全非的重新设计,因此不但采用了大相径庭的制作工艺,还需要彻底改变所用工具。SOI的工艺类似于平面型FET,只是需要额外增加两个工艺步骤。因此对16/14纳米节点而言,FinFET似乎是最为普遍的选择。据称FinFET和SOI技术都能缩小到7纳米节点。

FinFET的结构 ( The Vertical FET)

下图展示了块体平面型FET与FinFET之间的结构差异。FinFET很像是把一块平面型FET旋转90度,从而使其竖立在衬底上。这有两大优点:1)此时鳍片宽度限定了沟道深度,从而消除了深沟道电流。2)此时沟道的3面上都是栅极触点,从而改善了栅极控制。

注:下图的角度不同于普通的FET图(在普通的FET图中,源极位于正面,漏极位于背面,且通常源极在左,漏极在右)。

finfet_chinese_graphic.jpg

图4:平面型FET与FinFET的对比(来自新思科技(Synopsys)公司)

(http://www.semiwiki.com/forum/content/1908-finfet-process-modeling-extraction-16-nm-below.html)

 

chinese_FDSOI_diagram.jpg

英特尔(Intel)公司将其FinFET称之为TriGate,其优点如下:

  • 驱动电流更大

  • 开关电压更低

  • 泄漏电流更小

  • 功率更低(50%)

  • 开关速度更快(18到37%)

  • 晶圆成本仅有小幅增加(2到3%)(来源:Mark Bohr,2011年“英特尔开发者论坛”(Intel Developer Forum)

 

关于FinFET的更多内容

FinFET介绍。(时长25分钟的深入说明)

 

SOI(绝缘层上硅)结构 (Silicon On Insulator)

下图展示了块体平面型FET与FD-SOI ET之间的结构差异。FD-SOI FET非常类似于块体器件,但多了一道绝缘层(即图中的隐埋氧化物(BOX)),其优点在于限定了沟道深度,从而消除了深沟道电流。其栅极控制区与普通的块体FET并无差别(即只有一面),但由于此时的沟道深度是会被完全耗尽的受控深度(控制在较浅的水平上),因此即使是14/16纳米节点的短栅极长度,也仍能保持对栅极的控制。另一项优点是仍可使用反向偏压技术(就像过去用于块体平面型FET上一样)——事实上,由于绝缘层消除了反向偏压的不良效应,从而得以更好地控制栅极参数,因此反向偏压反而更有用了。

关于SOI的更多内容                                                                                                                                                              

SOI结构(时长8分钟的动画说明)

 

chinese_miller_effect.jpg

时序

米勒效应与长尾效应

加工20纳米及以下的节点会引起之前很少观测到的波形畸变。随着技术节点的缩小,电容会变得越来越大,进而使米勒效应变得越来越强。

另一个问题是导线电阻有所增大,进而出现影响静态时序分析(STA)延时准确性的长尾效应。

图片来自新思科技公司:

 

chinese_long_tail_effect.jpg

图7:长尾效应(新思科技公司)

金属层电阻相差50倍

目前我们正在向20纳米进军,这使层叠变得非常不均匀,各层之间的电阻电容(RC)可相差50倍之多,从而因层分配而产生显

著的时序变动。

Metal_Layer_Stack_Variation.jpg

图8:横跨各工艺节点的金属层叠变动(《电子工程时报》(EE Times))

 

1614纳米对后端流程的影响

DP影响

双模式会影响IC设计阶段的方方面面(从开发标准单元一直到布局、布线、提取和物理验证),而设计师则宜了解以下特定要求:

  • 生成单元和文库时,必须确保各单元和互联网协议(IP)包符合双模式设计规则。

  • 布局时必须避免潜在的颜色冲突,且既要尽量减少双模式方面的影响,又要满足时序、功率和可布线性方面的要求。定色规则或可防止两个单元彼此相靠,或防止令一个单元“翻转”成其镜像或移动该单元。

  • 布线时需采用“自动建构矫正”法,并遵守内置的双模式设计规则。布线员必须了解一层是如何分成两块掩膜板的,且必须避免无法恰当分解版图。

  • 寄生参数的提取必须考虑覆盖误差对寄生效应的影响。提取时必须注意,各掩膜板之间的轻微偏移不但会引起变动,还会影响到对电容的计算。

  • 时序与功率分析必须处理大幅增加的多节点/多工艺角场景以及多值的标准寄生交换格式(SPEF)文件。

  • 在交给工艺厂之前, 各种物理验证工具需确保最终分解是准确且完整的。

  • 应当指出的是,双模式无法事后补救,而是必须从一开始就嵌入到设计流程之中,同时有EDA工具已经能提供这些技术。

 

布线

电路性能更多取决于互连的串联等效电阻(Rs)和串联等效电容(Cs)

电路性能受到的显著串扰影响

层叠变得非常不均匀

各层之间的RC相差50倍之多

层分配产生的显著时序变动

互连优化正越来越成为物理设计的核心阶段

提取

当人们向FinFET转变时,由于其晶体管采用了各式各样的3维鳍片结构来创造3维电容,因此对提取工具构成了新的挑战。

相关提取工具需考虑到双模式的变动性。

您能在新思科技公司semiwiki论坛上了解更多信息。

 

时序

对新兴节点而言,其金属电阻的增大导致了过渡尾部的增大(即长尾)。如果输入波形不同于表征波形,通过时许收敛会计算出一个错误延时:时序收敛具有Advanced Waveform Propagation 技术,可重现精确的电路及模拟程序(SPICE)响应(新思科技公司)。

 


结论

与以往的节点转变(比如从40纳米转变为28纳米)不同,转变为16纳米并不仅仅是将晶体管做得更小而已。这次转变迫使我们采用以下两者:

一种复杂的掩膜板创造方式                                                                                                                                                    

不同的晶体管结构。

其对后端(BE)的影响是我们正在用更多套工具/特性来完成工作,而签发一项设计所需的时间也变得更长(不论是工具运行时间还是工程师的工作时间)。



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